来源 | 光子盒 最近几年，整个量子计算行业经历了一场典型的“物理量子比特数量军备竞赛”。从几十个到几百个，再到突破1000个物理量子比特的系统相继问世，不可否认，底层的硬件制造工艺和微波控制技术取得了长足进步。 但问题也随之而来，目前，整个行业对于“逻辑量子比特并没有一个统一的定义，目前我们看到的技术演示中，“逻辑量子比特”这个词已经被严重滥用了。 比如，有些团队只完成了单次编码演示，有些团队实现了多轮纠错，还有些团队大量依赖后选择过滤错误结果，就对外宣称实现了逻辑量子比特。这种概念上的模糊，也让不同技术路线的成果很难进行横向对比。 近日，由微软量子（Microsoft Quantum）的Matthias Troyer、Chetan Nayak，以及QOLAB的John Martinis联合署名的论文《Scalable logical qubits》提出“可扩展的逻辑量子比特”概念。他们主张，行业不能仅凭逻辑量子比特数量判断一条技术路线距离实用计算有多远，还需要同时考察可靠性、规模、能力和性能。 我们再来看一下这篇论文的作者，Troyer是量子算法资源估算领域的标杆人物，Nayak主导微软的拓扑量子比特路线，Martinis是谷歌超导量子团队的前架构师、Sycomore芯片的推动者以及2025年诺奖得主，这几位大佬凑在一起，这篇论文的分量就不言而喻了。 01 可扩展的逻辑量子比特 所谓的实用级量子计算，最起码是能够执行具有实际商业价值或科学价值的长周期算法，比如大分子模拟、催化剂反应路径计算或是复杂的密码分析。 据学术界推测，这类低端实用级应用最少需要100个以上的逻辑量子比特，且端到端错误率必须降低到10^(⁻¹⁰)这个数量级。如果是针对破解RSA这样的大规模计算，最少需要成千上万个逻辑量子比特，错误率更是要求降低到10^(⁻¹⁵)以下。 若仅靠提升物理量子比特的保真度，根本无法触及这个门槛。最好的办法就是引入量子纠错技术。基于已有的量子纠错框架，论文定义了“可扩展逻辑量子比特”。可扩展逻辑量子比特要求同时满足4个条件，少一个都不行。 第一，逻辑量子比特必须在计算过程中通过重复量子纠错来持续维持，不是只跑一轮编码就结束； 第二，依托低延迟实时纠错译码与反馈，支持整套容错通用逻辑门集合，实现基于测量结果的条件分支控制流； 第三，归属某一类编码家族与配套量子架构，增加分配给单个逻辑比特的物理比特资源（例如提升码距），逻辑错误率能够可预测下降； 第四，具备可信复制路径，可以稳定运行数百至数千个该类逻辑比特，同时保留原有逻辑性能，N个目标逻辑错误率ε的逻辑比特，物理比特总开销不能超过O(N logε^(⁻¹0)的复杂度水平。 总之，可扩展逻辑量子比特不是把一堆物理比特打包编码一下就行，这个定义本质上是把迪文森佐针对物理量子比特的经典判据进行升级，使其与容错逻辑层面相适配。 迪文森佐判据解决的是“合格物理量子计算机需要什么条件”，而可扩展逻辑量子比特框架回答的是“一台能够跑真实商业、科学任务的容错量子系统，逻辑层需要满足什么条件”。 02 四大维度 为了让产业界有更精准的对标靶点，论文进一步将其拆解为四个相互耦合的评估维度：可靠性、规模、能力与性能。这也是目前科技媒体和投资机构在尽调量子硬件初创公司时，可以参考的尽调框架。 先看 可靠性 。在量子力学中，不可克隆定理决定了我们无法像经典计算那样直接复制信息来做冗余备份。量子纠错必须依赖于测量“错误伴随式”。你需要把数据量子比特和辅助量子比特进行纠缠，通过对辅助量子比特的射频读取来逆向推导数据比特处发生了何种翻转。 可靠性的及格线是，系统在开启重复纠错循环后，其逻辑错误率必须越过临界阈值，实际表现必须优于底层物理错误率。目前，包括表面码和近期极其热门的量子低密度奇偶校验码都在试图以更低的物理资源开销逼近10^(⁻¹²)至10^(⁻¹⁵)的可靠性量级。 规模则直接指向了硬件的工程极限。在纸面上画出一个逻辑量子比特模型的连线图是一回事，在极低温稀释制冷机中通过同轴线缆网络同步控制数千个物理比特是另一回事。 如果在扩容的过程中引入了高度相关的灾变串扰错误，那么，增加码距是无法降低逻辑错误率的，甚至会导致系统越纠越错。这就考验到了芯片的三维异构封装以及外围微波电子控制系统的模块化扩展能力。 能力是目前最容易被忽视的，却也是构建通用量子计算机最致命的一环。按照论文中三位大佬提出的标准，除了态制备、逻辑门（Clifford门集），如何实现非Clifford门的通用容错操作才是真正的难点，而解决的典型路径是“魔态蒸馏”。 更进一步，系统必须支持基于测量结果的条件控制流。这意味着底层的经典测控总线需要在纳秒到微秒的级别内完成庞大伴随式阵列的数据抓取、实时解码推演，并将修正指令即时前馈给相应的物理量子比